从Scan Test到At-Speed Test：聊聊OCC、Clock Gating与复位那些不得不说的DFT故事

从Scan Test到At-Speed Test深入解析DFT中的时钟与复位设计演进在芯片设计领域可测试性设计DFT早已从简单的功能验证工具演变为确保芯片可靠性的核心技术。随着工艺节点不断缩小传统的Scan Test方法在面对高速、低功耗设计时显得力不从心。工程师们开始转向更先进的At-Speed Test技术这背后是对时钟与复位架构的重新思考。1. DFT测试模式的演进与挑战1.1 从Scan Test到At-Speed Test的技术跨越早期的Scan Test主要关注静态故障检测通过将芯片内部寄存器连接成扫描链实现测试向量的串行加载与结果读取。这种方法简单直接但随着芯片工作频率突破GHz大关其局限性日益明显速度差距Scan Test通常在低频下运行10-100MHz无法检测高速工作时的时序问题功耗问题大规模并行扫描导致测试功耗远超正常工作模式覆盖率瓶颈静态测试难以捕捉延迟故障Delay Fault等动态缺陷At-Speed Test应运而生它在芯片标称工作频率下执行测试能够更真实地模拟实际工作条件。这种转变带来了测试模式的根本性变革测试特性Scan TestAt-Speed Test测试频率低频10-100MHz芯片标称频率故障检测类型静态故障Stuck-at动态故障Delay时钟控制方式简单Scan Mux复杂OCC电路测试功耗较高全扫描链活动接近正常工作1.2 现代DFT的核心需求当代芯片设计对DFT提出了三个关键要求时序真实性测试环境必须尽可能接近实际工作条件功耗可控性避免测试过程中出现超出设计规格的功耗峰值覆盖率完整性确保各类故障模式都能被有效检测这些需求直接推动了时钟与复位架构的创新特别是OCCOn-Chip Clocking和智能Clock Gating技术的广泛应用。2. 时钟架构的DFT演进2.1 Scan Mux的局限性与OCC的兴起传统Scan Test依赖简单的Scan Mux来选择测试时钟scan_clk或功能时钟func_clk。这种设计在At-Speed测试中面临严峻挑战// 传统Scan Mux实现示例 module scan_mux ( input scan_mode, input func_clk, input scan_clk, output gated_clk ); assign gated_clk scan_mode ? scan_clk : func_clk; endmoduleOCC技术通过更精细的时钟控制解决了这些问题。它主要分为两类HOCCHigh-Speed OCC用于处理GHz级高速时钟LOCCLow-Speed OCC管理低频时钟域OCC的核心优势在于支持测试时钟与功能时钟的无缝切换提供精确的时钟周期控制能力实现测试过程中的时钟门控管理2.2 Clock Gating的DFT考量Clock Gating是低功耗设计的基础技术但在DFT场景下需要特殊处理。现代ICGIntegrated Clock Gating单元通常包含两个控制端口EN功能使能来自正常逻辑的控制信号TE测试使能连接scan_mode或专用测试信号// 带TE端口的ICG单元例化 ckg_icg u_icg ( .clk_in (func_clk), .en (func_enable), .te (scan_mode), .clk_out (gated_clk) );在复杂测试场景下TE端可能连接专门的icg_mode信号而非简单的scan_mode。这允许ATE自动测试设备进行更精细的控制注意当使用icg_mode控制时测试程序需要生成特殊的测试向量来验证EN端的功能完整性这属于额外的测试项目。2.3 时钟分频器的特殊处理At-Speed测试对时钟分频器有严格要求分频比锁定在scan_ac_mode下分频器必须配置为1分频bypass模式CRG隔离时钟复位生成电路CRG不应被包含在扫描链中Dummy Reg应用通过虚拟寄存器实现CRG电路的扫描链旁路这种设计确保了At-Speed测试时芯片工作在签核signoff频率下获得真实的时序验证结果。3. 复位系统的DFT设计哲学3.1 复位源的扫描安全隔离芯片复位信号可能来自多个源头DFT需要确保数字逻辑产生的复位必须包含Scan Mux模拟复位如Power-on Reset需要特殊处理复位同步器需要测试模式旁路// 复位Scan Mux实现示例 module rst_scan_mux ( input scan_mode, input func_rstn, input scan_rstn, output gated_rstn ); assign gated_rstn scan_mode ? scan_rstn : func_rstn; endmodule3.2 复位同步器的DFT挑战现代芯片普遍使用复位同步器来避免异步复位导致的亚稳态问题。这些电路在DFT模式下需要特殊处理扫描模式旁路防止测试过程中意外复位触发同步器隔离确保测试时钟域纯净复位分布验证需要专门的测试模式验证复位网络完整性4. 高级DFT技术与实践案例4.1 混合模式测试策略现代芯片测试往往采用混合模式Shift阶段低频扫描测试传统Stuck-atCapture阶段高速At-Speed测试Delay Fault功耗管理阶段可控的Clock Gating策略这种组合需要精密的时钟控制时序测试时序示例 1. 扫描加载Shift - 100MHz scan_clk 2. 过渡周期Burst- OCC启动 3. 捕获周期Capture- 2GHz func_clk 4. 扫描卸载Shift - 100MHz scan_clk4.2 接口模块的特殊处理I3C/SPI等接口模块直接使用PAD信号作为时钟源这些信号在DFT中需要SDC中明确定义为时钟RTL中强制插入Scan Mux测试模式下的特殊配置管理4.3 PAD控制信号的DFT策略芯片PAD相关控制信号在测试模式下需要固定配置确保测试稳定性扫描模式最高优先级工作模式寄存器隔离关键原则任何可能改变芯片工作模式或PAD配置的寄存器都不应包含在扫描链中5. DFT设计验证与调试技巧5.1 常见DFT设计陷阱在实际项目中工程师常遇到以下问题时钟门控失效TE端连接错误导致测试时时钟被意外关闭复位干扰数字复位源未正确隔离导致测试失败频率偏差At-Speed测试时钟未达到标称频率功耗超标测试模式功耗超过封装散热能力5.2 DFT验证检查清单为确保设计正确性建议执行以下验证时钟网络验证所有时钟源都有正确的Scan Mux或OCCICG单元TE端正确连接分频器在测试模式下旁路复位系统检查数字复位源都有Scan Mux复位同步器被适当隔离测试模式下不会意外触发复位接口模块确认特殊时钟源正确定义PAD控制信号测试模式配置正确工作模式寄存器隔离5.3 调试案例分析某7nm移动SoC项目中的实际问题症状At-Speed测试良率异常但Scan Test通过分析检查发现某个时钟域的HOCC未正确切换进一步定位是OCC控制信号被意外门控解决修正TE端连接逻辑增加OCC切换的时序检查结果测试良率提升至预期水平这个案例凸显了时钟控制电路在先进测试中的关键作用。随着工艺进步DFT工程师需要更深入地理解时钟树和复位网络的实际行为而不仅仅是满足形式化的规则检查。